반도체대학원

POSTECH 반도체대학원

[저온 공정 가능한 이종접합 트랜지스터 개발… 복잡한 회로 단일 소자로 구현] 스마트폰이 손 안에 들어온 지 20년도 채 되지 않아, 이제 AI까지 손목 위에서 돌아가는 시대가 됐다. 문제는 기기는 작아지는데 처리해야 할 데이터와 기능은 오히려 폭발적으로 늘고 있다는 것이다. POSTECH 연구팀이 이 모순을 해결할 실마리를 찾아냈다. POSTECH 전자전기공학과·반도체공학과 이병훈 교수, 전자전기공학과 전재현 박사 연구팀이 하나의 반도체 소자만으로 여러 회로의 기능을 동시에 수행하는 트랜지스터 기술을 개발했다. 회로는 훨씬 단순해지고, 데이터 처리 속도는 기존 대비 4배 더 빨라졌다. 이번 연구 성과는 재료·소자 분야 국제 학술지 '어드밴스드 펑셔널 머티리얼즈(Advanced Functional Materials)'에 게재됐다. 반도체 산업의 과제 중 하나는 ‘더 작은 칩 안에 더 많은 기능을 넣는 것’이다. 기능이 늘어날수록 필요한 회로와 트랜지스터 수도 증가하는데 이미 만들어진 반도체 칩에 새로운 기능을 추가할 때는 기존 칩 구조를 보호하기 위해 400도 이하 저온에서 후공정(BEOL)1)이 진행되어야 한다. 연구팀은 ‘산화아연(ZnO)’과 ‘텔루륨(Te)’에 주목했다. 두 물질은 200도 이하에서도 얇고 균일하게 제작할 수 있어 차세대 반도체 소재로 주목받아 왔다. 연구팀은 이 둘을 결합해 'ZnO-Te 이종접합2) 트랜지스터'를 만들었다. 이 소자는 전류 흐름을 매우 독특하게 조절한다. 전압이 올라가면 전류도 함께 증가하는 일반적인 반도체와 달리, 특정 구간에서 오히려 전류가 감소하는 ‘부성 미분 트랜스컨덕턴스(Negative Differential Transconductance, NDT)3)’ 특성을 보였다. 연구팀은 하나의 소자 안에서 이 현상을 두 번 연속 발생시키는 ‘이중 부성 미분 트랜스컨덕턴스(D-NDT)4)’을 구현하는 데 성공했다. 쉽게 말해, 여러 명이 나누어서 하던 일을 한 사람이 처리할 수 있도록 해 복잡한 회로를 줄이는 방법이다. 비결은 두 소재가 겹치는 길이를 정교하게 조절한 데 있다. 겹치는 구간이 짧을 때는 전류가 한 번만 변하지만, 구간이 길어지면 소자 안에서 가로·세로 방향 전류가 동시에 형성되면서 전류 피크가 두 번 만들어진다. 일직선으로 흐르던 전류가 입체 교차로를 만난 것처럼 더 복잡한 신호 처리가 가능해진 것이다. 연구팀은 이 소자를 이용하여 입력 신호 하나를 네 개의 신호로 바꿔주는 '주파수 4체배기5)'를 구현했다. 원래는 여러 개의 트랜지스터가 필요했던 기능이지만, 이번 기술은 단일 소자만으로 이를 구현했다. 필요한 트랜지스터 수를 75% 줄인 셈이다. 또한, 실제 회로 실험에서는 하나의 입력 신호 주기 안에서 데이터 처리 속도가 4배 증가하는 것도 확인했다. POSTECH 이병훈 교수는 “이번 연구는 복잡한 회로 기능을 단일 소자 수준에서 구현할 수 있다는 가능성을 보여준 사례”라며 “향후 초소형 AI 기기나 3차원 고집적 반도체 시스템 개발에 폭넓게 활용될 수 있을 것”이라고 설명했다. 한편, 이 연구는 과학기술정보통신부·한국연구재단이 추진하는 국가반도체연구실 지원핵심기술개발사업, 나노소재원천기술개발사업의 지원으로 수행됐다. ▶️ DOI: https://doi.org/10.1002/adfm.74948   1. BEOL(Back-End-Of-Line): 칩 제조 과정 중 금속 배선을 연결하는 후공정. 이번 연구의 소자는 200℃ 이하 저온에서 제작되어 BEOL 공정 및 3차원 적층 집적(3D integration) 기술과 호환된다. 2. 이종접합(Heterojunction): 특성이 다른 두 개의 반도체(본 연구에서는 n형 ZnO와 p형 Te)를 결합한 소자로, 서로 다른 전하 수송 특성을 이용해 독특한 비선형 전기적 응답을 구현할 수 있다. 3. 부성 미분 트랜스컨덕턴스(NDT, Negative Differential Transconductance): 게이트 전압이 증가하는 과정에서 특정 구간 이후 전류가 오히려 감소하는 현상이다. 일반 트랜지스터와 다른 비선형 응답을 보이기 때문에, 주파수 체배나 다치 로직 같은 특수 회로 응용에 유리하다. 4. 이중 부성 미분 트랜스컨덕턴스(D-NDT, Double Negative Differential Transconductance): 하나의 소자 전달 특성에서 NDT 피크가 두 번 나타나는 현상이다. 입력 신호가 이 두 피크를 순차적으로 통과하면서 한 주기 내 여러 번의 출력 응답을 만들 수 있어, 고차 주파수 변환에 활용된다. 5. 주파수 4체배기(Frequency Quadrupler): 입력 주파수를 4배로 변환해 출력하는 회로 또는 소자를 뜻한다. 일반적으로 여러 개의 소자와 복잡한 회로 구성이 필요하지만, 이번 연구에서는 단일 단계 소자 기반으로 구현됐다.

Research Highlight [정성웅 교수, 도현서 통합과정] 데이터 교란 억제를 위한 장벽 제어형 드레인 적응형 사이리스터 1T-DRAM 고안   포스텍 반도체대학원 정성웅 교수 연구팀이 커패시터리스(Capacitorless) 1T-DRAM 상용화의 핵심 난제인 데이터 교란(Disturb) 문제를 해결하기 위해, 새로운 4F² 셀 구조와 독창적인 소자 동작 메커니즘을 제안했다. 본 성과는 현재 특허 출원을 진행하고 있다. 기존 DRAM 스케일링에서의 커패시터 공정 난제를 극복할 대안으로 1T-DRAM이 주목받아 왔으나, 어레이에서의 선택되지 않은 셀에서 발생하는 데이터 교란과 누설 전류가 큰 걸림돌이었다. 데이터 유지 시에는 바디 영역으로 정공이 주입되지 않도록 장벽을 높이고, 쓰기 및 읽기 시에는 장벽을 낮춰야 하는 상충 관계(Trade-off) 때문이다. 연구팀은 이를 해결하기 위해 드레인 전압에 따라 장벽이 능동적으로 조절되는 “드레인 적응형 사이리스터” 구조를 고안했다. 교란 조건에서는 장벽을 상승시켜 원치 않는 전류를 억제하고, 동작 조건에서는 원활한 전류 흐름을 확보하는 새로운 메커니즘을 규명한 것이다. 이번 성과는 1T-DRAM의 오랜 딜레마였던 쓰기 동작과 교란 억제 사이의 상충 관계를 크게 완화하고, 차세대 초고집적 메모리 반도체의 새로운 소자 설계 방향을 제시했다는 점에서 높은 평가를 받고 있으며, 해당 연구 성과는 국제전기전자공학회 전자소자학회지 (IEEE Electron Device Letters, EDL) 에 게제되었다. IEEE EDL은 새로운 소자 구조 및 동작 원리, 차세대 메모리 기술의 주요 연구 성과를 다루는 전자소자 분야 최상위 국제 학술지이다. 연구팀은 향후 MoO2 전극을 활용해 MIM (Metal-Insulator-Metal) 캐패시터의 특성을 더욱 개선하여 DRAM 커패시터에 적용 가능성을 높이는 연구를 진행할 계획이다.     DOI 10.1109/LED.2026.3592156

Research Highlight [정성웅 교수, 박현준 박사과정] MoO2*1 박막을 증착하는 새로운 방법 제시 포스텍 반도체대학원 정성웅 교수 연구팀이 DRAM 캐패시터의 차세대 전극으로 주목받고 있는 MoO2 박막을 증착하는 새로운 방법을 제시하였다. MoO2는 높은 일함수와 낮은 비저항으로 초고집적 D램 구현을 위한 차세대 전극 물질로 주목받고 있다. 하지만 원자층 증착 (ALD)*2 과정 중 오존과 같은 강산화제에 노출되면 열역학적으로 안정하고 절연체인 삼산화 몰리브덴 (MoO3)이 형성되기 쉽다. 강력한 산화를 억제하기 위해 H2O를 산화제로 사용하면 MoO2를 형성할 수는 있지만 전구체와의 반응성이 낮아 박막을 성장시키기 어렵다는 것이 현재까지의 연구 결과였다. 이번 연구에서는 기존 ALD 에서 금기시되는 전구체 열분해를 적극 활용하여 열분해가 일어나는 시간과 속도를 정밀하게 조정하여 ALD의 핵심 특성인 자기 제한 특성 (Self-limiting) 을 확보한 자가 활성화 원자층 증착(Self-Activating ALD) 메커니즘을 제안했다. 또한 흡착된 전구체가 활성화된 표면에는 H2O의 반응이 촉진되어 성공적인 MoO2 박막을 형성시킬 수 있었다. SA-ALD로 형성된 MoO2 박막은 5.15eV의 고일함수 특성을 보이고, 단차 피복도를 100%에 가깝게 얻어내 차세대 D램 캐패시터에 적합한 공정임을 입증할 수 있었다. 이 연구 결과로부터 기존의 ALD 공정의 범위를 더욱 넓혀 반도체 공정 최적화에 기여할 중요한 기반을 마련한 것으로 평가된다. 해당 성과는 표면 과학 및 재료 공학 분야의 저명한 국제 학술지인 Applied Surface Science에 게재되었다. 연구팀은 향후 MoO2 전극을 활용해 MIM (Metal-Insulator-Metal) 캐패시터의 특성을 더욱 개선하여 DRAM 커패시터에 적용 가능성을 높이는 연구를 진행할 계획이다.     DOI 10.1016/j.apsusc.2026.167082 용어 설명 *1  MoO2 (몰리브덴 이산화물): 고일함수 산화물 전극으로 열적, 전기적 특성이 우수함. *2  ALD (Atomic Layer Deposition): 전구체-퍼지-반응제-퍼지 과정을 반복하여 원자층 수준으로 박막을 형성하는 공정.

Research Highlight [이선규 교수] A 94-fs Jitter and —249.3-dB FoM MDLL With Background Calibration of Injection Phase and Slew-Rate Mismatch 포스텍 반도체공학과 이선규 교수 연구팀은 차세대 유·무선 통신 시스템에서 핵심이 되는 저전력·초저지터 클럭 생성 기술의 한계를 극복하는 새로운 구조를 제안하였다. 현대 통신 칩에서는 높은 신호 정확도를 위해 기존 PLL*1 기반 구조가 널리 사용되지만, 대면적 인덕터와 확장성 한계로 인해 소형·고집적 시스템 적용에 어려움이 있었다. 연구팀은 이러한 문제를 해결하기 위해 링 오실레이터 기반 MDLL*2 구조에 주목하고, 클럭 주입 과정에서 발생하는 위상 불일치와 슬루율 불일치*3를 동시에 보정하는 이중 백그라운드 보정 기법을 개발하였다. 특히 두 가지 오차를 독립적으로 구분·제어하는 주파수·슬루율 검출기(FSD*4)를 통해, 기존 방식 대비 빠른 보정 속도와 높은 안정성을 확보하였다. 그 결과, 40nm CMOS 공정에서 구현된 칩은 94fs 수준의 초저 지터와 -249.3dB FoM*5을 달성하고, 기준 스퍼를 30dB 이상 줄이는 성능을 입증하였다. 이는 고속 인터페이스, 데이터 통신, 차세대 반도체 시스템에서 요구되는 정밀 클럭 생성의 핵심 난제를 해결한 성과로, 기술적·산업적 의의가 크다. 본 연구는 반도체 집적회로 분야 최고 권위 학술지 가운데 하나인 IEEE Journal of Solid-State Circuits (JSSC*6)에 게재되었으며, 고성능·저전력 클럭 생성 기술의 새로운 기준을 제시한 연구로 평가된다.   DOI https://doi.org/10.1109/JSSC.2025.3648361 용어 설명 *1 PLL (Phase-Locked Loop) : 기준 신호와 위상을 맞추어 안정적인 클럭을 생성하는 회로 구조. *2 MDLL (Multiplying Delay-Locked Loop) : 기준 클럭을 주기적으로 주입해 위상 잡음을 줄이고 고주파 클럭을 생성하는 구조. *3 슬루율(Slew Rate) : 신호 전압이 시간에 따라 변하는 속도를 뜻하며, 클럭 품질과 지터에 큰 영향을 주는 요소. *4 FSD (Frequency/Slew-Rate Detector) : 주파수 오차와 슬루율 오차를 구분해 각각 보정 신호를 생성하는 검출기. *5 FoM (Figure of Merit) : 전력, 잡음, 성능 등을 종합해 회로 효율을 평가하는 지표. *6 JSSC (IEEE Journal of Solid-State Circuits) : 반도체 집적회로 및 고체회로 분야의 대표적인 최상위 국제학술지.

Research Highlight [김병섭 교수] 아날로그 레이아웃 자동설계를 위한 생성형 Foundation Model 개발 포스텍 반도체대학원 김병섭 교수 연구팀이 아날로그 반도체 설계 자동화를 위한 생성형 파운데이션 모델(Foundation Model*1) 분야에서 기술적 한계를 해결하는 새로운 접근을 제시하였다. 아날로그 레이아웃 설계는 고도의 전문성이 요구되는 수작업 중심 공정으로, 대규모 학습 데이터 부족과 설계 작업의 다양성 문제로 자동화가 어려운 분야다. 연구팀은 이러한 난제를 극복하기 위해, 라벨이 없는 레이아웃 데이터로도 학습 가능한 자기지도 학습(Self-Supervised Learning*2) 기반 파운데이션 모델을 개발하였다. 본 연구는 무작위 패치 샘플링과 랜덤 마스킹을 활용해 32만 개 이상의 학습 데이터를 자동 생성함으로써, 수동 라벨링 없이도 복잡한 아날로그 레이아웃 패턴을 효율적으로 학습할 수 있도록 하였다. 이를 기반으로 컨택·비아 연결, 더미 핑거 생성, N-Well 생성, 금속 라우팅 등 5가지 다운스트림 작업을 자동화하는 데 성공하였다. 특히 메탈 라우팅 생성 작업에서는 기존 처음부터 학습하는 방식 대비 1/8 수준의 데이터만으로 동일 성능을 달성하였으며, 검증 손실이 90% 감소하는 등 데이터 효율성이 획기적으로 향상되었다. 이는 아날로그 설계 자동화에서 가장 큰 장애 요인이었던 데이터 의존성 문제를 근본적으로 완화했다는 점에서 산업적 의의가 크다. 해당 연구는 회로·시스템 분야 최상위 저널로 평가받는, IEEE Transactions on Circuits and Systems I (TCAS-I)에 게재되었으며, AI 기반 아날로그 레이아웃 자동화 기술의 새로운 가능성을 제시한 성과로 높이 평가된다. 연구팀은 향후 다양한 회로 데이터로 모델을 확장하고, 소자 배치·대칭 레이아웃·전원망 설계 등 아날로그 설계 전 과정을 자동화하는 연구를 이어갈 계획이다. DOI https://doi.org/10.1109/TCSI.2025.3615646 용어 설명 *1 Foundation Model : 대규모 데이터를 기반으로 다양한 태스크에 범용적으로 활용 가능한 기초 모델. *2 Self-Supervised Learning(자기지도 학습) : 라벨 없이 입력 일부를 가리고 이를 복원하도록 학습시키는 방식.

Research Highlight [안지환 교수] 차세대 박막형 고체산화물 연료전지(SOFC) 고속 제조·고성능 구현 기술 개발 POSTECH 반도체대학원·기계공학과 안지환 교수 연구팀이 차세대 박막형 고체산화물 연료전지(SOFC)의 제조 속도를 기존 대비 약 20배 향상시키고, 성능 또한 89% 개선시키는 핵심 기술을 개발했다. 연구팀은 반응성 스퍼터링 공정을 활용해 전극과 전해질 사이에 나노 구조 애노드 기능층(n-AFL)을 균일하게 형성함으로써, 전기화학 반응이 일어나는 삼상계면 면적을 크게 확장하였다. 이를 통해 650℃에서 19.4W급 고출력과 우수한 내구성을 확보하였으며, 본 성과는 성능 개선과 대면적 제조, 제작 속도를 동시에 해결한 기술로 평가되어 국제 학술지 Advanced Science에 게재되었다. DOI https://doi.org/10.1002/advs.202502504 용어 설명 SOFC (Solid Oxide Fuel Cell) : 고체 전해질을 사용하는 고온형 연료전지 반응성 스퍼터링 : 금속 타깃과 반응성 가스를 이용해 박막을 증착하는 공정 n-AFL (Nanoscale Anode Functional Layer) : 나노 구조 애노드 기능층 삼상계면 : 가스·전극·전해질이 만나 전기화학 반응이 일어나는 면적 관련 바로가기관련 기사: 뉴스1,  전자신문, YTN사이언스, 매일신문, 경북매일, 경북도민일보, 교수신문, 이코노미사이언스

Research Highlight [최시영 교수] 광물 구조를 모방해 원자보다 작은 강유전 도메인 구현 포스텍 반도체대학원 최시영 교수 연구팀은 자연 광물 구조에서 착안한 브라운밀러라이트(BM) 산화물을 활용해 기존 메모리 기술의 한계였던 강유전 도메인 크기를 ‘원자보다 작은’ 수준으로 구현하는 데 성공했다. 연구팀은 강유전 응답에 관여하는 층과 그렇지 않은 층이 진동적으로 분리되는 포논 디커플링(phonon decoupling) 현상에 주목하여, 초미세 영역에서만 강유전 도메인이 형성되는 원리를 규명했다. 이러한 물성을 바탕으로 강유전체 소자를 제작해 실제 구동 가능성을 입증했으며, 기존 대비 훨씬 높은 집적도와 저전력 동작이 가능한 차세대 메모리 기술로의 확장 가능성을 제시했다. 본 연구 성과는 재료과학 분야 최상위 학술지인 Nature Materials에 게재되었다.   DOI https://doi.org/10.1038/s41563-025-02233-7 용어 설명 BM (Brownmillerite) : 자연계 광물 구조에서 유래한 특수한 결정 구조의 산화물 포논 디커플링(phonon decoupling) : 동일 구조 내에서 원자 진동 모드들이 서로 간섭하지 않고 분리되어 나타나는 현상으로, 특정 층에서만 선택적으로 강유전 응답이 나타나도록 하는 데 중요한 역할을 함 관련 바로가기 포스텍 – 연구성과 바로가기 관련 기사: 전자신문, 아시아경제, 중앙이코노미뉴스, 이코노미사이언스, 이뉴스투데이, 베리타스알파, 교수신문

Research Highlight [김세영 교수] 단결정 나노와이어 기반 ECRAM의 다중모드 스위칭 및 뉴로모픽 기능 발견 포스텍 반도체대학원 김세영 교수 연구팀은 차세대 뉴로모픽 반도체 기술의 핵심 소자인 ECRAM(Electrochemical RAM) 분야에서 획기적인 성과를 제시했다. 기존 연구가 비정질 또는 다결정 소재에 머물렀던 것과 달리, 본 연구는 단결정 WO₃ 나노와이어를 활용해 세계 최초로 단일 소자에서 다중 모드 스위칭(Multi-mode switching)을 구현했다. 특히 게이트 전극을 통한 수직 스위칭뿐 아니라, 소스–드레인 방향의 수평 스위칭이라는 새로운 동작 모드를 추가로 발견하였고, 뉴런 활성화와 유사한 전도도 폭발(conductance burst) 현상도 확인해 뉴로모픽 소자로서의 가능성을 확립했다. 이는 고결정성 나노 구조가 ECRAM 동작 특성을 근본적으로 향상시킴을 입증한 것으로, 초저전력·고효율 연산이 필요한 차세대 AI 및 엣지 컴퓨팅 반도체 기술에 중요한 기여를 할 것으로 평가된다. 본 연구 성과는 재료과학 분야 권위지인 Small誌에 게재되었다. DOI https://doi.org/10.1002/smll.202504071 용어 설명 ECRAM (Electrochemical Random-Access Memory) : 뉴로모픽 컴퓨팅을 위한 아날로그 메모리 소자 단결정 WO₃ 나노와이어 : 육방정 결정 구조를 가진 고품질 나노물질로, 전기적 동작 특성이 매우 안정적임 포논 디커플링(phonon decoupling) : 동일 구조 내에서 원자 진동이 서로 간섭하지 않고 분리되어 나타나는 현상 관련 바로가기 포스텍 – 연구성과 바로가기 관련 기사: 동아사이언스, 헤럴드경제, 파이낸셜뉴스, 전자신문, YTN사이언스, KPI뉴스, 뉴데일리, 교수신문, 이코노미사이언스, 중앙이코노미뉴스

포스텍 반도체대학원 이장식 교수 연구팀은 차세대 ‘강유전 메모리’의 핵심 소재로 주목받는 하프니아(Hafnia) 기반 소자에서 반복 구동 시 성능이 저하되는 ‘피로 현상’의 근본 원인을 규명했다. 연구팀은 전기적 구동을 거듭할수록 소자 중심부에 +2 전하 상태의 산소 공공이 축적되며 강유전 특성이 약화된다는 사실을 밝혀냈고, 고전압 펄스를 인가하면 이 결함이 다시 중성 상태로 전환되어 초기 특성이 회복된다는 메커니즘을 제시했다. 이 연구는 고집적 반도체 메모리의 내구성과 신뢰성을 높일 핵심 기술로 평가되며, 향후 초고속·저전력 메모리 개발에 중요한 역할을 할 전망이다. 해당 연구는 전자소자 분야 권위 학술지인 IEEE Journal of the Electron Devices Society에 게재되어 기술적·학술적 우수성을 인정받았다. DOI: https://ieeexplore.ieee.org/document/11053969 산소 공공(Oxygen Vacancy): 결정 구조에서 산소가 빠져 존재하는 결함 상태→ 전하 상태에 따라 전기·강유전 특성에 큰 영향을 주는 요소 포스텍 – 연구성과 관련 기사 바로가기: 동아사이언스, 전자신문, 포항MBC, KPI뉴스, 뉴데일리, 지디넷코리아, 교수신문, 이코노미사이언스

  관련 기사 바로가기: 뉴스1,  전자신문, YTN사이언스, 매일신문, 경북매일, 경북도민일보, 교수신문, 이코노미사이언스