[이선규 교수] A 94-fs Jitter and —249.3-dB FoM MDLL With Background Calibration of Injection Phase and Slew-Rate Mismatch
2026.04.23
Research Highlight
[이선규 교수] A 94-fs Jitter and —249.3-dB FoM MDLL With Background Calibration of Injection Phase and Slew-Rate Mismatch
포스텍 반도체공학과 이선규 교수 연구팀은 차세대 유·무선 통신 시스템에서 핵심이 되는
저전력·초저지터 클럭 생성 기술의 한계를 극복하는 새로운 구조를 제안하였다.
현대 통신 칩에서는 높은 신호 정확도를 위해 기존 PLL*1 기반 구조가 널리 사용되지만,
대면적 인덕터와 확장성 한계로 인해 소형·고집적 시스템 적용에 어려움이 있었다.
연구팀은 이러한 문제를 해결하기 위해 링 오실레이터 기반 MDLL*2 구조에 주목하고,
클럭 주입 과정에서 발생하는 위상 불일치와 슬루율 불일치*3를 동시에 보정하는
이중 백그라운드 보정 기법을 개발하였다.
특히 두 가지 오차를 독립적으로 구분·제어하는 주파수·슬루율 검출기(FSD*4)를 통해,
기존 방식 대비 빠른 보정 속도와 높은 안정성을 확보하였다.
그 결과, 40nm CMOS 공정에서 구현된 칩은 94fs 수준의 초저 지터와
-249.3dB FoM*5을 달성하고, 기준 스퍼를 30dB 이상 줄이는 성능을 입증하였다.
이는 고속 인터페이스, 데이터 통신, 차세대 반도체 시스템에서 요구되는 정밀 클럭 생성의 핵심 난제를 해결한 성과로,
기술적·산업적 의의가 크다.
본 연구는 반도체 집적회로 분야 최고 권위 학술지 가운데 하나인
IEEE Journal of Solid-State Circuits (JSSC*6)에 게재되었으며,
고성능·저전력 클럭 생성 기술의 새로운 기준을 제시한 연구로 평가된다.
용어 설명
*1 PLL (Phase-Locked Loop) :
기준 신호와 위상을 맞추어 안정적인 클럭을 생성하는 회로 구조.
기준 신호와 위상을 맞추어 안정적인 클럭을 생성하는 회로 구조.
*2 MDLL (Multiplying Delay-Locked Loop) :
기준 클럭을 주기적으로 주입해 위상 잡음을 줄이고 고주파 클럭을 생성하는 구조.
기준 클럭을 주기적으로 주입해 위상 잡음을 줄이고 고주파 클럭을 생성하는 구조.
*3 슬루율(Slew Rate) :
신호 전압이 시간에 따라 변하는 속도를 뜻하며, 클럭 품질과 지터에 큰 영향을 주는 요소.
신호 전압이 시간에 따라 변하는 속도를 뜻하며, 클럭 품질과 지터에 큰 영향을 주는 요소.
*4 FSD (Frequency/Slew-Rate Detector) :
주파수 오차와 슬루율 오차를 구분해 각각 보정 신호를 생성하는 검출기.
주파수 오차와 슬루율 오차를 구분해 각각 보정 신호를 생성하는 검출기.
*5 FoM (Figure of Merit) :
전력, 잡음, 성능 등을 종합해 회로 효율을 평가하는 지표.
전력, 잡음, 성능 등을 종합해 회로 효율을 평가하는 지표.
*6 JSSC (IEEE Journal of Solid-State Circuits) :
반도체 집적회로 및 고체회로 분야의 대표적인 최상위 국제학술지.
반도체 집적회로 및 고체회로 분야의 대표적인 최상위 국제학술지.