[정성웅 교수, 도현서 통합과정] 데이터 교란 억제를 위한 장벽 제어형 드레인 적응형 사이리스터 1T-DRAM 고안
Research Highlight
[정성웅 교수, 도현서 통합과정] 데이터 교란 억제를 위한 장벽 제어형 드레인 적응형 사이리스터 1T-DRAM 고안
포스텍 반도체대학원 정성웅 교수 연구팀이 커패시터리스(Capacitorless) 1T-DRAM 상용화의 핵심 난제인 데이터 교란(Disturb) 문제를 해결하기 위해, 새로운 4F² 셀 구조와 독창적인 소자 동작 메커니즘을 제안했다. 본 성과는 현재 특허 출원을 진행하고 있다.
기존 DRAM 스케일링에서의 커패시터 공정 난제를 극복할 대안으로 1T-DRAM이 주목받아 왔으나, 어레이에서의 선택되지 않은 셀에서 발생하는 데이터 교란과 누설 전류가 큰 걸림돌이었다. 데이터 유지 시에는 바디 영역으로 정공이 주입되지 않도록 장벽을 높이고, 쓰기 및 읽기 시에는 장벽을 낮춰야 하는 상충 관계(Trade-off) 때문이다. 연구팀은 이를 해결하기 위해 드레인 전압에 따라 장벽이 능동적으로 조절되는 “드레인 적응형 사이리스터” 구조를 고안했다. 교란 조건에서는 장벽을 상승시켜 원치 않는 전류를 억제하고, 동작 조건에서는 원활한 전류 흐름을 확보하는 새로운 메커니즘을 규명한 것이다.
이번 성과는 1T-DRAM의 오랜 딜레마였던 쓰기 동작과 교란 억제 사이의 상충 관계를 크게 완화하고, 차세대 초고집적 메모리 반도체의 새로운 소자 설계 방향을 제시했다는 점에서 높은 평가를 받고 있으며, 해당 연구 성과는 국제전기전자공학회 전자소자학회지 (IEEE Electron Device Letters, EDL) 에 게제되었다. IEEE EDL은 새로운 소자 구조 및 동작 원리, 차세대 메모리 기술의 주요 연구 성과를 다루는 전자소자 분야 최상위 국제 학술지이다.
연구팀은 향후 MoO2 전극을 활용해 MIM (Metal-Insulator-Metal) 캐패시터의 특성을 더욱 개선하여 DRAM 커패시터에 적용 가능성을 높이는 연구를 진행할 계획이다.
